過去幾年里，兩家就一直在研發(fā)10納米內(nèi)的制造工藝較勁，目前，以三星公告2025年將生產(chǎn)2納米工藝芯片領先。三星目前正忙于3納米工藝節(jié)點芯片的量產(chǎn)，該工藝節(jié)點基于新一代晶體管結構，稱為全環(huán)柵極 (GAA)，這個制造技術是將大量MOS晶體管集成到一個尺寸更小的芯片上，三星將其稱為多橋通道場效應晶體管 (MBCFET)。

而關于臺積電的傳聞報道稱，其計劃在6月將開發(fā)其3納米級節(jié)點的團隊重新分配去開發(fā)1.4 納米級制程工藝。臺積電會在6月中旬舉辦技術研討會，屆時可能會簡要介紹一些會接替2納米制造工藝的技術細節(jié)。

標準制程工藝設計流程包括尋路、研發(fā)階段。尋路涉及如對材料和物理的基本探索等。到目前為止，臺積電2納米工藝的尋路工作可能已經(jīng)結束，因此專門從事基礎物理和化學的適當團隊正在研究N2的后續(xù)產(chǎn)品，可能被稱為1.4納米技術。

臺積電的2納米工藝同樣依賴于全環(huán)柵極，會使用具有0.33數(shù)值孔徑 (0.33 NA) 的極紫外 (EUV) 光刻技術。1.4納米工藝可能會保留全柵場效應晶體管，目前不明確會否轉向0.55NA的EUV工具。

文章出處：https://www.tomshardware.com/news/tsmc-to-initiate-14nm-process-technology-rd

https://www.edn.com/how-real-is-tsmcs-bid-for-conversion-to-1-4-nm-process-node/

崔歡歡