作為CXL 3.0軟件棧協(xié)議規(guī)范的物理連接承載平臺(tái)，PCIe 6.0主要用于CPU與GPU（AI加速器）、CPU與DPU（智能萬卡NIC）、以及CXL內(nèi)存模塊（可以理解為其他CPU DDR內(nèi)存）的連接，對(duì)應(yīng)的應(yīng)用場(chǎng)景，如大內(nèi)存、以及不同外設(shè)緩存之間的直接數(shù)據(jù)交換。

對(duì)于這些場(chǎng)景而言，PCIe 6.0接口子系統(tǒng)高達(dá)64GT/s的數(shù)據(jù)傳輸速率，對(duì)于異構(gòu)計(jì)算架構(gòu)的影響意義重大。

Ranmbus此次發(fā)布的PCIe 6.0接口子系統(tǒng)，其控制器在實(shí)現(xiàn)性能、速度的同時(shí)，也提供了完整性和可靠性質(zhì)量保障，與此同時(shí)，附件提供的數(shù)據(jù)加密（IDE）引擎，為保障數(shù)據(jù)安全傳輸提供了新的選擇，豐富安全報(bào)站。專門用于保護(hù)PCIe鏈接和通過它們傳輸?shù)闹匾獢?shù)據(jù)，PCIe 6.0接口子系統(tǒng)保持了原有PHY（Port Physical Layer，端口物理層），有利于系統(tǒng)兼容性，復(fù)用主板設(shè)計(jì)現(xiàn)有的很多技術(shù)規(guī)范和經(jīng)驗(yàn)積累。

Rambus PCIe 6.0接口子系統(tǒng)有以下主要特性：

• 支持PCIe 6.0規(guī)范，包括64 GT/s數(shù)據(jù)傳輸速率和PAM4調(diào)制信號(hào)
• 實(shí)現(xiàn)低延遲前向糾錯(cuò)（FEC），保證鏈路穩(wěn)健性
• 支持固定尺寸的FLIT，可實(shí)現(xiàn)高帶寬效率
• 向后兼容PCIe 5.0、4.0和3.0/3.1
• 通過IDE引擎（控制器）實(shí)現(xiàn)最先進(jìn)的安全性
• 支持CXL 3.0，用于優(yōu)化內(nèi)存資源的新使用模式（PHY）

都是“吃一個(gè)、挾一個(gè)、看一個(gè)”，PCIe 6.0顯然就是需要“挾一個(gè)”的技術(shù)，預(yù)計(jì)到2025年，其市場(chǎng)會(huì)趨于成熟，未雨綢繆，服務(wù)器廠商需要提前布局。

時(shí)間轉(zhuǎn)瞬即逝，很快的！

songjy