PCIe 3.0

? 編碼方式：8b/10b（每8位數(shù)據(jù)需10位傳輸）

? 開銷率：25%

? 每通道原始速率：8 GT/s（Giga Transfers per second）

? 每通道有效帶寬：約1 GB/s

PCIe 4.0

? 傳輸速率：16 GT/s

? 編碼升級：128b/130b（開銷降至約1.6%）

? 每通道帶寬：約1.97 GB/s

PCIe 5.0

? 傳輸速率：32 GT/s

? 帶寬翻倍：約3.94 GB/s/通道

? 市場狀態(tài)：廣泛用于數(shù)據(jù)中心和高性能服務(wù)器

PCIe 6.0

? 傳輸技術(shù)重大變革：引入PAM4（4個(gè)電壓電平），單次傳輸攜帶2位數(shù)據(jù)

? 傳輸速率：64 GT/s

? 關(guān)鍵機(jī)制：

? 引入 Flit（流量控制單元），固定256字節(jié)大小，用于增強(qiáng)高帶寬穩(wěn)定性

? 改變了數(shù)據(jù)打包機(jī)制，替代早期的可變長度TLP（事務(wù)層數(shù)據(jù)包）

? 每通道有效帶寬：約7.88 GB/s

比如美光9650 Pro SSD已開始部署。

PCIe 7.0 與 8.0 的技術(shù)方向與預(yù)期性能

PCIe 7.0（預(yù)計(jì)2028年問世）

? 傳輸速率：128 GT/s，為PCIe 6.0的兩倍

? 調(diào)制方式：延續(xù)PAM4

? 協(xié)議結(jié)構(gòu)：繼續(xù)使用Flit機(jī)制

? 鏈路優(yōu)化：

? 可能支持基于光纖的互連形式

? 為滿足HPC、超大規(guī)模數(shù)據(jù)中心、軍工與汽車系統(tǒng)等場景的超高速需求而設(shè)計(jì)

? 典型應(yīng)用：面向800G以太網(wǎng)、AI加速卡、大型GPU通信等極端帶寬場景

規(guī)范發(fā)布后12~18個(gè)月內(nèi)可能實(shí)現(xiàn)產(chǎn)業(yè)化，但不太可能快速進(jìn)入主流PC消費(fèi)市場

PCIe 8.0（標(biāo)準(zhǔn)制定中）

? 目標(biāo)傳輸速率：256 GT/s（每通道256 Gbps）

? 可能采用新調(diào)制方式：

? PAM8（每次傳輸3比特）

? 或更高階PAM16（每次傳輸4比特）

技術(shù)挑戰(zhàn)：

? 銅纜在高頻下的損耗問題可能難以解決

? 需借助光學(xué)墨水、電光混合互連、信噪比增強(qiáng)與高階糾錯(cuò)機(jī)制等新型材料與技術(shù)

未來或達(dá)成每通道1 Tbps（等價(jià)125 GB/s）傳輸性能四、編碼效率與信道設(shè)計(jì)的權(quán)衡演化

PCIe 發(fā)展過程中，提高單通道傳輸速率與優(yōu)化編碼效率始終是核心。早期版本因編碼開銷大，帶寬利用率有限。后續(xù)標(biāo)準(zhǔn)逐步引入更高效的編碼，如128b/130b，再引入PAM4等先進(jìn)調(diào)制方案，以突破帶寬瓶頸。

但調(diào)制精度提升也帶來了電信號完整性、功耗、散熱和接收端判決能力等方面的挑戰(zhàn)。因此，從PCIe 6.0開始引入Flit機(jī)制，通過數(shù)據(jù)與控制統(tǒng)一打包、固定長度管理來降低傳輸誤差與流控混亂，提高高頻運(yùn)行的可靠性。

發(fā)展節(jié)奏規(guī)律與未來趨勢

從PCIe 4.0開始，標(biāo)準(zhǔn)迭代逐步進(jìn)入“三年一更”的穩(wěn)定節(jié)奏，每一代幾乎都能實(shí)現(xiàn)帶寬翻倍。未來隨著AI大模型、邊緣計(jì)算、8K視頻、實(shí)時(shí)交互類應(yīng)用高速增長，單通道TB級傳輸和光電混合連接將成為PCIe演進(jìn)的重要方向。

崔歡歡