舉例來說，在芯片設(shè)計過程中，設(shè)計驗證工程師常常要加班加點運行無數(shù)次回歸，為實現(xiàn)覆蓋率目標耗費心神，即使在驗證方面投入非常大的人力和時間，流片時出現(xiàn)功能失效的風險也很高。針對這一問題，Xcelium 的機器學習 App（Xcelium Machine Learning）引入了 Cadence 專有的機器學習技術(shù)，它不僅能加速覆蓋收斂，還可從以往的回歸運行中學習并指導 Xcelium 隨機引擎，在實現(xiàn)相同覆蓋率的前提下大幅度減少仿真次數(shù)，最多可以減少十倍，或者是在特定的覆蓋點產(chǎn)生激勵以便發(fā)現(xiàn)更多的漏洞。通過減少仿真次數(shù)和更精準的測試激勵，工程師們可以更加專注于發(fā)現(xiàn)和解決設(shè)計中的問題，而不是被重復的回歸運行所困擾。

再比如，針對汽車中的功能安全，Cadence 的 Xcelium 是市面上唯一一款在主引擎中啟用并發(fā)注入的仿真器，Xcelium Safety App 能夠同時支持串行和并行故障仿真。結(jié)合 Jasper Safety、vManager Safety 和 Midas Safety Planner 等 Cadence 安全驗證全流程工具，Xcelium 能夠高效地執(zhí)行安全錯誤注入，以滿足 ISO26262 標準的要求。此外，Cadence 提供了廣泛的汽車功能安全文檔套件，涵蓋了半導體設(shè)計和驗證的全譜系。該套件大大減少了供應商在每個汽車設(shè)計項目中進行工具用例評估的工作量，并幫助他們避免昂貴的工具認證工作。

而對于想要走 Chiplet 路線的芯片公司，Xcelium 的多核應用（Multi-Core App）是一個高度可擴展的用于加速門級仿真的解決方案。它自動將芯片設(shè)計分解成若干個獨立的部分，并在服務器的并行內(nèi)核上對其進行仿真，從而大大縮短了 SystemVerilog 設(shè)計的仿真用時，尤其適用于大規(guī)模設(shè)計。

結(jié)語

總的來說，我們正處在芯片行業(yè)的一個變革時期，創(chuàng)新和速度是成功的關(guān)鍵。新技術(shù)的快速發(fā)展和新需求的持續(xù)涌現(xiàn)，使得芯片設(shè)計的復雜度呈現(xiàn)指數(shù)級增長。而在這個過程中，如何提高生產(chǎn)效率，如何縮短產(chǎn)品上市時間，這都是設(shè)計工程師面臨的挑戰(zhàn)。仿真器的介入，將是芯片廠商們探索新技術(shù)、解決復雜芯片設(shè)計難題的得力工具。

相信在 Xcelium Logic Simulator 及多種 Apps 組合，大小型芯片公司都能夠更自信地迎接新一代芯片設(shè)計過程中的復雜性挑戰(zhàn)，快速推進設(shè)計驗證，將創(chuàng)新產(chǎn)品迅速推向市場，朝著更高、更遠的未來邁進。

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